出身东南大学电子科学与技术专业，以专业前 20% 的成绩免试保研集成电路工程，始终笃信：最优雅的芯片，生于对工具极限的深度理解。三年研究与实践中，以图神经网络重构 SSTA 的数学框架，在 TSMC N3P 工艺下独立主导近 1,800 万门规模芯片的物理签核，并在华为联合攻关中将 Mega-Cell 优化理念推向晶体管级极限。每一行代码、每一条时序路径，都是对「利器」二字的躬身践行。
深耕 EDA 工具链与先进节点物理设计，以图神经网络为方法论突破时序分析精度瓶颈；同期主导 TSMC N3P 量产级芯片全流程落地与华为 Mega-Cell 联合攻关，在学术创新与工程实践的双重维度上融会贯通、协同精进。
学术前沿、量产工程与工业界合作，三条跨度并行推进
聚焦先进工艺节点下工艺波动引发的 SSTA 非线性瓶颈，独立构建图神经网络模型，借助消息传递与多头注意力机制精准刻画电路拓扑中的时序传播规律，在保持极低推理开销的同时将预测精度推至 SOTA 以上。
依托 TSMC N3P 量产工艺，主导 PCIe6/CXL3.0 IP（link0 模块，约 1,790 万门级规模）从层次化划分到 LVS 签核的完整物理实现链路，历经 19 层金属互连的复杂约束，最终在全温压角（4-corner）条件下实现 1.25 GHz 时序完全收敛。
以后综合网表为起点，构建层次化模式生长与筛选框架，将候选单元组合封装为晶体管级 Mega-Cell，实施精细时序优化并通过 PPA 收益评估驱动闭环迭代，从根本上突破标准单元库的物理边界。
针对先进工艺节点下工艺波动引发的 SSTA 非线性 MAX 操作复杂性，创造性地引入图神经网络范式——通过消息传递与多头注意力机制不断逼近 MAX 操作的非线性本质，实现电路内各节点到达时间与时间裕量的高度准确预测。最终在公开测试集上取得 0.9079 的顶尖精度，较同期 SOTA 方法提升 5.83%，成果发表于 ISEDA 2025。
申请于 2025 年 8 月，已取得中国国家知识产权局受理通知。该专利提出一种基于路径段复用的 PBA 加速方法，显著降低先进工艺芯片时序签核中 PBA 的计算开销，为 IC 后端物理设计流程持续提供工程化支撑。
自主设计并落地前端 IP 交付的 Agentic QA 与一致性核验体系，将交付链路拆解为 14 道关卡（合同解析→DV 覆盖率），系统性覆盖 spec 完整性、RTL/SDC、HLM、IPxACT、Omega、DCR 闭环与风险溢出追踪等核心节点，评审得分位居赛道前三。
面对异构双精度约束（余弦相似度 CSC 与边偏移 ECC）下海量版图模式高效聚类难题，创造性地融合 DCT 谱空间与拓扑空间几何签名实现百万级极速粗筛，配合惰性贪婪求解器与严格双阶段验证回退机制，在 100% 聚类精度零容差下显著压缩类簇总量。
将 EDA 精英挑战赛的算法成果移植至 RISC-V 桌上开发板 Milk-V Duo，打通软硬件协同闭环。摄像头/U 盘双通道获取波形图像，经 OpenCV-Mobile 精准预处理后，巧妙融合 ShuffleNet 图像模态与 XGBoost 文本模态双检结果，实现端到端波形类别精准识别。
针对回归测试中传统波形分析效率低下的痛点，开发自动化、高精度波形错误诊断方案。采用滑动窗口增强训练数据，创新性提出谐波分量倾斜因子与噪声淹没因子等高效特征，通过多轮迭代优化随机森林模型提升复杂波形分类能力。