企业实习 · Cadence Design Systems

PCIe6 / CXL3.0 IP
全流程物理实现

TSMC N3P 量产工艺 · AI Agent 辅助分区 · Mixed Floorplan

17.9M门级规模
1.25 GHz时序频率
19层金属互连
4-Corner全量签核
BACKGROUND

挑战:先进工艺下的极限物理实现

PCIe6(64 GT/s)与 CXL 3.0 在 TSMC N3P 上的物理实现是业界顶级挑战之一。link0 模块规模达 1,790 万门,贯穿 19 层金属互连,需在全 PVT 角下收敛至 1.25 GHz

  • 层次化分区:1,790 万门如何合理拆分,是后续所有流程的关键决策
  • 19 层互连拥塞:极高引脚密度带来布线资源极度紧张
  • 4-Corner 时序收敛:SS/FF/TT/SF 全工艺角同时收敛

工艺节点 · 密度演进

28nm 参考基准
7nm~5×
N3P(本项目)~15×

N3P 单位面积密度约为 28nm 的 15 倍

INNOVATION 01

Agent Hub 驱动的智能分区

传统手工分区需工程师反复查阅海量报告,耗时数天且易出错。本项目引入 Agent Hub 模型,直接与数据库交互,实现分区全流程智能化,将错误率降至近零。

自定义量化分析指标

面积占比
模块面积 / 顶层总面积
筛选规模适中的候选:占比过小则分区收益低,过大则拆分风险高
引脚密度
引脚数 / 模块面积
密度过高的模块分区后带来接口拥塞和时序风险,需重点评估
寄存器/逻辑比
寄存器数 / 总逻辑单元数
R/L 比过低表明逻辑深度大,跨模块时序路径难以收敛

Agent Hub 数据分析流水线

🗄️
Genus DB
导出海量时序路径
📊
脚本解析
起点·跨模块·逻辑深度
🤖
Agent Hub
直接DB查询,杜绝幻觉
📋
多维评分
三指标综合评估
分区决策
量化可行性与风险

⚡ CDC 与时钟树保护

分区必须全面考量跨时钟域(CDC)与时钟树,避免错误切分:

⚠️ 时钟树根节点 ⚠️ 高 CDC 密度模块 ⚠️ 跨域同步器 ⚠️ 全局关键信号

Agent 解析 SDC 与网表,自动标记受保护节点,在评分时予以排除。

📐 多维拥塞风险评估

逻辑分析:跨模块时序弧密度
几何指标:模块长宽比适配性
接口分析:界面引脚分布均匀度
面积分析:布线资源匹配度

🏁 效率对比:人工分区 vs AI Agent

手动分区反复遭遇障碍被迫回到起点;Agent 一路流畅冲线。

PARTITIONING RACE · 分区效率竞速
手动分区
报告
错误
漏查
CDC
时序
违规
🏁
🐌
AI Agent
🏁
🤖
⏱ 手动分区:3–5 天 ⚡ AI Agent:2–4 小时
INNOVATION 02

混合布局规划 — Mixed Floorplan

Mixed_FP 打破"先摆宏单元、再布标准单元"的传统惯例,将两者同步协同规划,实现更优的面积利用率与拥塞控制。

传统顺序布局
❌ 宏单元先占位 → 标准单元空间碎片化
Mixed_FP 协同布局
✓ 宏单元与标准单元同步优化,利用率更高
📦
传统布局问题
宏单元占据固定位置后,标准单元只能填充剩余碎片空间,面积利用率低,局部拥塞难以避免
🧩
Mixed_FP 优势
宏单元与标准单元同步布局,相互约束协同优化,消除碎片,实现更紧凑的布图方案
INNOVATION 03

AI 驱动的 SRAM 选型与分组优化

Agent 根据时序约束、带宽需求与功能域,自动完成 SRAM 筛选、分组与摆放方向优化。

🔍
智能选型
依据带宽需求、读写时序约束和功耗预算,从库中自动筛选最优 SRAM 型号
🗂️
域级分组
按功能域和时钟域分组,减少跨组走线长度,降低时序违规风险
📐
布局优化
优化 SRAM 摆放方向和相对位置,最小化接口走线拥塞
RESULTS

实现结果

1.25 GHz
时序完全收敛频率
4-Corner
SS / FF / TT / SF 全量签核
📐
Floorplan
Mixed_FP协同
📍
Placement
时序驱动
🕐
CTS
时钟树综合
🔌
Route
19层金属
🔬
DRC / LVS
物理验证
Sign-off
4-Corner Clean
🎯 1.25 GHz · 4-Corner 全量级时序收敛 · LVS Clean